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由图3可以看出，流水操作时，随分段脉压点数d的增加，数据脉压时间是快速增加的，数据输入输出时间是先递减后缓慢增加的。总的脉压时间Tpip是先递减后快速增加的，这是因为，在d相对较小时，数据输入输出时间的减少量大于数据脉压时间的增加量，总的脉压时间Tpip的变化表现为减少；而随着d的增加，数据脉压时间的增加量明显大于数据输入输出时间的增加量，总的脉压时间T大电流电感pip的变化表现为快速增加，特别当d大于4 096点之后，数据脉压时间更成为总的脉压时间Tpip的主要部分。可以得出，分段脉压点数d的递减不一定总会带来总的脉压时间的减少，特别当d相对较小时，数据输入输出时间更成为制约总的脉压时间Tpip的主要因素。
由图4可以看出，随分段脉压点数d的增加，分段数反比于d，是快速递减的。任务时间比是缓慢变化的绕行电感，维持在7～8的水平，这是由ADSP-TS101本身的处理速度的决定的。在对应的分段脉压点上，选择分段数与任务时间比中相对较小的值，得到参与多片流水的DSP数量NDSP，其变化趋势是递减的。可以这样理解，在d相对较小时，分段数较多，每个DSP可以完成多次分段脉压任务，DSP的数量主要由任务时间比决定；而随着d的增加，分段数快速递减，直接减少了对DSP数量的需求。
为了评价基于DSP的多片流水分段脉压设计的并行程度，在这里引用加速比(Accelerate Ratio)和并行效率的概念。可以定义ND电感厂SP个DSP处理器的加速比为：
可以看出，并行效率与加速比是密切相关的，Sp越接近于NDSP，Ep越接近于1。实际上，影响多片流水分段脉压设计并行效率的因素是多方面的，我们应该综合考虑流水操作时总的脉压时间、参与多片流水的DSP数量、加速比以及并行效率等各项指标，以尽可能达到多片流水分段脉压的最优设计。
根据式(2)～式(5)，结合某宽带雷达参数，给出不同分段脉压点数d时的流水操作时总的脉压时间Tpip、参与多片流水的ADSP-TS101数量NDSP，加速比Sp以及并行效率Ep等指标，详见表1。
以上分析还没有考虑单片ADSP-TS101的数据内部存取以及脉压前的数据浮点化等运算时间。综合各方面因素考虑，要在1 ms内完成该宽带雷达回波的实时脉冲压缩处理，我们选择的分段脉压点数为4 096点，据此设计了基于4片ADSP-TS101芯片的多片流水分段脉压并行DSP硬件平台，该平台采用了共享总线并行结构和分布式并行结构相结合的方式，充分利用了并行总线的带宽，以及Link口的灵活、方便及快速的特点。
4 硬件平台设计实现
本文设计的实时脉压处理硬件平台是一块由4片ADSP-Ts101构成的6U CPCI前面板，结构如图5所示。DSP1，DSP2，DSP3，DSP4采用共享总线结构和MeshSP结构相结合的方式，构成板一体电感器上的多片流水分段脉压并行运算模块。4片DSP在通过集成于芯片内部的发布式总线仲裁逻辑共享总线的同时，还通过Link口构成了两两互连的网格结构，这样充分发挥ADSP-TS101芯片的并行处理能力的优势。两种并行计算结构的结合，既减少了处理器对总线的竞争，又大大增强了处理器问的数据交换能力。数据总线和地址总线上连接存放程序代码的FLASH芯片和作为外部存储的SDRAM芯片，能够满足系统对大批量数据的处理需求。
FIFO1和FIFO2作为数据的输入输出缓存，宽带雷达的视频回波数据首先在FIFO1中缓存。当FIFO1中写入14 667点完整的目标回波数据后，由EPLD向DSP发出数据有效标志。当DSP检测到数据有效标志后，将FIFO1中数据写到DSP缓冲区。数据在DSP之间的差模电感传输主要通过Link口实现，当DSP将脉压结果写入FIFO2后，EPLD向CPCI接口芯片S5933发送数据有效标志。当S5933检测数据有效标志后将FIFO2中数据写到主机。实物图如图6所示。
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