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时钟抖动时域分析(中)

时间:2016-09-12  来源:扁平线圈电感厂家  点击:

  引言

  本系列文章共三个部分,第1部分重点介绍了如何准确地估算某个时钟源的抖动,并将其与ADC的孔径抖动组合。在本文即第2部分中,这种组合抖动将用于计算ADC的信噪比 (SNR),之后将其与实际测量情况进行比较。

  滤波采样时钟测量

  我们做了一个试验,目的是检查测得时钟相位噪声与提取自ADC测得SNR的时钟抖动的匹配程度。如图11所示,一个使用Toyocom 491.52-MHz VCXO的TI CDCE72010用于产生122.88-MHz采样时钟,同时我们利用Agilent的E5052A来对滤波相位噪声输出进行测量。利用一个SNR主要受限于采样时钟抖动的输入频率对两种不同的TI数据转换器(ADS54RF63和ADS5483)进行评估。快速傅里叶变换 (FFT) 的大小为131000点。

  

滤波后时钟相关性测试装置结构

  图11 滤波后时钟相关性测试装置结构

  图12所示曲线图描述了滤波后CDCE72010 LVCMOS输出的测得输出相位噪声。131000点的FFT大小将低积分带宽设定为~500Hz。积分上限由带通滤波器设定,其影响在相位噪声曲线图中清晰可见。超出曲线图所示带通滤波器限制的相位噪声为E5052A的噪声底限,不应包括在抖动计算中。滤波后相位噪声输出的积分带来~90 fs的时钟抖动。

  

滤波后时钟的测得相位噪声

  图12 滤波后时钟的测得相位噪声

  接下来,我们建立起了热噪声基线。我们直接从~35 fs抖动的时钟源生成器使用滤波后采样时钟对两种ADC采样,而CDCE72010被绕过了。将输入频率设定为10MHz,预计对时钟抖动SNR无影响。然后,通过增加输入频率至SNR主要为抖动限制的频率,确定每个ADC的孔径抖动。由于采样时钟抖动远低于估计ADC孔径抖动,因此计算应该非常准确。另外还需注意,时钟源的输出振幅应会增加(但没有多到超出ADC的最大额定值),从而升高时钟信号的转换率,直到SNR稳定下来为止。

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