使用新SRAM工艺实现嵌入式ASIC和SoC的存储器设计

基于传统六晶体管(6T)存储单元的静态RAM存储器块一直是许多嵌入式设滤波电感器计中使用ASIC/SoC实现的开发人员所采用的利器，因为这种存储器结构一体成型电感非常适合主流的CMOS工艺流程，不需要增添任何额外的工艺步骤。

如图1a中所示的那样，基本交织耦合锁存器和有源负载单元组成了6T存储单元，这种单元可以用于容量从数位到几兆位的存储器阵列。

经过精心设计的这种存储器阵列可以满足许多不同的性能要求，具体要求取决于设计师是否选用针对高性能或低功率优化过的CMOS工艺。高性能工艺生产的SRAM块的存取时间在130nm工艺时可以轻松低于5ns，而低功率工艺生产的存储器块的存取时间一般要大于10ns。

存储单元的静态特性使所需的辅助电路很少，只需要地址译码和使能信号就可以设计出解码器、检测电路和时序电路。

随着一代代更先进工艺节点的发展，器件的特征尺寸越来越小，使用传统六晶体管存储单元制造的静态RAM可以提供越来越短的存取时间和越来越小的单元尺寸，但漏电流和对软故障的敏感性却呈上升趋势，设计师必须增加额外电路来减小漏电流，并提供故障检测和纠正机制来“擦除”存储器的软故障。

当前6T SoC RAM单元的局限性

然而，用来组成锁存器和高性能负载的六晶体管导致6T单元尺寸很大，从而极大地限制了可在存储器阵列中实现的存储容量。

这种限制的主因是存储器块消耗的面积以及由于用于实现芯片设计的技术工艺节点(130,90,65nm)导致的单元漏差模电感器电。随着存储器阵列的总面积占整个芯片面积的比率增加，芯片尺寸和成本也越来越大大功率电感。

漏电流也可能超过整个功率预算或限制6T单元在便携式设备中的应用。更大面积或高漏电芯片最终可能无法满足应用的目标价格要求，因此无法成为一个经济的解决方案。

作为6T RAM单元替代技术的1T单元

对那些要求大容量片上存储(通常大于256kb)但不要求绝对最快存取时间的应用来说还有另外一种解决方案技术。这种解决方案所用的存储器阵列功能类似SRAM，但基于的是类似动态RAM中使用的单晶体管/单电容(1T)存储器单元(图1b)。

图1a：典型的六晶体管静态RAM存储单元。图1b：典型的单晶体管/单电容动态存储器存储单元。

这种存储器阵列在相同芯片面积上的密度可以达到6T存储器阵列的2到3倍。当嵌入式存储器要求超过几兆位时可以使用简单的动态RAM阵列，但这种阵列要求系统控制器和逻辑理解存储器的动态特性，并正确地提供刷新控制和时序信号。

嵌入简单DRAM存储器块的另外一种方法是将DRAM阵列和它自身的控制器捆绑在一起，使它看起来像是易于使用的SRAM阵列。通过整合高密度1T存储单元和提供刷新信号的一些支持逻辑，存储单元的动态特性对ASIC/SoC设计师来说是看不见的，设计师在实现ASIC和SoC解决方案时可以将它们当作静态RAM使用(图2)。

图2：DRAM存储器阵列周围增加的控制和接口支持逻辑使得该阵列用起来像静态RAM，因此可以提高存储器密插件电感器度。

一些公司和代工厂已经开发的1T单元除了标准CMOS层外还需要额外的掩模层。因此这种方法增加了晶圆成本，并且与具体的代工厂密切相关，只能将制造过程限制于特定的代工厂。为了弥合额外的晶圆处理成本，芯片中使用的总的DRAM阵列尺寸一般必须超过裸片面积的一半以上。另外，大部分DRAM宏是尺寸、长宽比和接口都受限的硬宏。

SoC设计则需要更具性价比的IP宏，根据成本或容量的需要，这些IP宏可以方便地在任何代工厂中制造，或者从一个代工厂转移到另一个代工厂。在版图和配置阶段，这种宏还能向ASIC设计师提供更多的灵活性。

多家代工厂拥有这种所谓的“单晶体管SRAM”技术，并作为可授权的知识产权。这样一种以编译器为主导的方法已见用于bulk CMOS工艺中，由于没有额外的掩模步骤，因此可以降低15-20%的晶圆成本，并可缩短产品上市时间。

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