使用新SRAM工艺实现嵌入式ASIC和SoC的存储器设计

时间：2015-01-17 来源：扁平线圈电感厂家点击：

图4：在0805电感典型的SoC设计中，宽的内部存储器总线可以用来快速传送图形和DSP处理中的实时性数据。

塑封电感这种技术可以将视在时钟速率(apparent clock rate)提高2倍或4倍，从而减少实际存取时间，最终降低功耗。在这种情况下，由于需要解复用逻辑将宽字减小到适合SoC其余部分使用的合适宽度字，会对IP设计产生面积上的消极影响。

另外一种方法是将存储器划分成多个实例(区)，并设置存储器控制器，让它以连续周期交替访问这些实例(instance)，这样通过区与区之间的切换就可以隐藏掉某段存取时间(见图5a)。

图5a：通过增加一些额外工型电感的控制和时序电路可以实现多个存储实例(区)的交叉存取，从而将到主处理器的数据速率提高2倍、3倍甚模压电感器至4倍(取决于区的数量)。

在非交织存取系统中，存储器子系统必须工作在系统时钟速度，此时如果存储器访问不能同步于时钟，那么整个系统的运行速度就会慢下来(见图5b)。

图5b：在非交叉存取系统中，存储器区的访问时间会在访问存储器阵列时限制系统时钟速度。

但在交织存取的存储器系统中，时钟频率可以2倍、3倍、4倍的提升，具体取决于区的数量。但当交织存取超过两个区时，系统复杂性会有相当大的增加。

对于双区系统，时钟频率可以是每个存储区可处理的最大速度的2倍，但由于每个实例是以时钟频率的一半循环的，单个区不能感受到时钟速度的变化(见图5c)。

图5c：在交叉存取的多区系统中，时钟速度可以达到非交叉存取时钟速度的数倍(时钟x区数量)。

而且，围绕存储区的一些全局逻辑以双倍于存储器速度运行，并在交替时钟周期中向两个区中的每个区传递地址信息。这种全局逻辑可以在多个区中共享，从而可以节省面积和功率。

数据输入共模电感/输出端口的附加逻辑对数据进行复用或解复用，并向主机系统以双倍数据速率提供数据，或以输入速率的一半向存储区提供数据。因此存储器子系统的有效吞吐量提高了一倍，而有效功率比两倍存储容量的单个块要低。

虽然这种方法可以将存取时间缩短近50%，但也带来了额外的支持电路和设计/时序复杂性。此时对存储器的数据访问一般都要被延迟一个周期(单周期延迟访问)，并且访问是准随机性的，系统无法在每个周期访问相同的内模压电感部区。(Novelics公司)

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