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DCM相移具有可变相移和固定相移两种模式。设计中，由于延时量由用户外部输入提供，故采用可变相移模式。在可变相移模式中，用户可以动态地反复将相位向前或向后移动输入时钟周期的1／256。可变相移模式中，相移控制针如表1所示。当PSEN信号有效，则相移值可以由与相移时钟PSCLK同步的PSINCDEC信号决定动态地增加或减少，本设计中相移时钟由输入时钟提供。PSDONE输出信号与相移时钟同步，差模电感器它输出一个相移时钟周期的高电插件电感平表示相移已经完成，同时表示一个新的相移可以开始。输入时钟经过电感器材料DCM移相电路移相后，得到所需延时之后的时钟输出。将该输出时钟作为双口RAM读出数据时地址发生器•的触发时钟及双DA进行数据转换的时钟输入，便可以实现回波信号的精确延时。
表1 相移控制针
控制针 方 向 功 能
PSINCDEC 输入 相增加或者减少
PSEN 输入 使能加减相移
PSCLK 输入 相移时钟
PSDONE 输出 移相完成后使能
如前所述，毫米波多目标信号产生的关键是实现回波信号之间极高的距离分辨率。本文采用FPGA提供精确时延实现多目标信号产生的方法，为系统调试提供了极为有效的手段。设计采用自顶向下的设计方法，采用硬件描述语言VHDL完成DCM移相、状态机控制及参数输入三大功能模块的设计输入。DCM的相移模式为可变相移模式。根据用户输入的所需延时量，在-64~+64之间取一个整数相移值，通过时钟选择器选择用CLK0、CLKl80实现0~10ns的多种时延。
DCM工作在可变相移模式，因此对其移相操作的控制相对复杂。数字电路常用的控制单元有状态机及时序电路、状态机实现控制等优化设计。采用状态机编辑器，用户不用自己写HDL代码，只要输入功能块的状态机图表描述，编辑器就可以自动生成与此描述相对应的HDL代码，使设计变得异常灵活方便。状态机的主要功能是产生DCM的PSEN输人信号，控制DCM的相移操作，同时给出相移完成提示信号PSSUCCEED。
状态机如图2所示，共有6个状态。本系统塑封电感状态转移与输入时钟同步。在系统复位后，状态机进入初始状态状态1，用户输入所需要的相移量，给出开始相移信号后，状态机接收到DCM锁定及开始相移信号，便检测输入的相移量是否为0。如果为0，状态机直接进入末状态；如果相移量不为0，则进入状态2，并对PSEN赋一个相移时钟周期的高电平，使DCM进行一次相移；当相移时钟上升延到达，则无条件转入状态3，直到DCM的PSDONE输出变为1，状态3进入状态4，并再给PSEN赋一个相移时钟周期的高电平。相移时钟上升延到达后，状态4五条件转入状态5；如果相移未达到所需要的值，则状态5进人状态2，直到相移值达到所需的值后，状态5进入末状态6，PSSUCCEED输出变为高电平。
3 仿真结果
设计中采用仿真工具ACTIVE-HDL 5．1软件对系统进行功能仿真及布局布线之后的后仿真，图3、图4、图5是使用该软件对产生时钟延时部分进行功能仿真的部分仿真结果。输入时钟CLK频率为50MHz，其中RESET为系统复位信号，DELAYIN为需要的十六进制的延时输入，START为启动时钟延时操作信号，CLKOUT为输出时钟，LOCKED为DCM锁定信号，CLK0为DCM的CLK0输出。PSSUCCEED输出表示用户所需要的延时操作已完成，高有效。当不对时钟进行延时，则输出时钟绕行电感沿完全与输入时钟沿同步，如图3所示，显示整个移相操作完成后，输入输出时钟沿处在同一时间点1030ns处。图4所示为对时钟进行2ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在4150ns处时，输出时钟沿在4152．053ns处，且输出时钟选择CLK0。图5所示为对时钟进行6ns延时的仿真结果，显示整个移相操作完成后，输入时钟沿在7150ns处时，输出时钟沿在7156．037ns处，且输出时钟选择CLK180。
通过以上仿真结果证明这种方法能够精确实现各种时延，其延时精确到了0．1ns。该延时体现在双DA的转换时钟上，则由双DA转化得到的模拟信号之间也会相应地产生各种时延。该多目标信号产生的设计方法已在实际雷达模拟器中得到应用，此方法对于其它类似的应用场合也具有很好的实际参考价值。
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