boost PFC，单相，电感电流

请教各位，做单相boost PFC，工作在临界模式，采用恒导通时间控制，加入了限频，只用了一个电压环进行输出电压的控制。

电路可以正常工作，但观察到电感电流波形如图1所示，三个波形从上到下依次为：电感电流波形，mos的Vds波形，驱动波形。

图2和图3为局部放大波形。

图4是主电路原理图及相关参数，图5是电压环电路原理图及相关参数。

问题就在于，不知道是什么引起的电感电流波形在波谷部分不相同，而是有规律的一高一低。

请大家赐教！谢谢！ tek00023.png(92.03 KB, 下载次数: 15)下载附件2020-6-4 08:56 上传图1tek00022.png(51.23 KB, 下载次数: 15)下载附件2020-6-4 08:56 上传图2tek00020.png(50.23 KB, 下载次数: 15)下载附件2020-6-4 08:56 上传图3图4.jpg(186.79 KB, 下载次数: 8)下载附件2020-6-4 09:00 上传图4图5.jpg(235.63 KB, 下载次数: 8)下载附件2020-6-4 09:00 上传图5波形本身没有啥问题，需看看频率和峰值是否与设计吻合？效率和PF是否满意？波谷占空比丢失尚在能接受程度，采样精度所致，这种采样方法采样精度在此处是难点。

两个绕组并联、匝比、采样电阻值和PCB布局对此都有影响，芯片对此也有升级换代产品。

建议:1、改变采样方式，这种方法有点过时。

2、主电感两并的必要性、采样绕组并联的必要性都值得讨论。

3、未见VCC供电方式，如果是采样绕组产生就有问题，你芯片较多，这样供电颇为吃力。

建议单独（绕组）供电，此贴正在讨论：6562 PFC空载异常
您好，谢谢您的回复，整个实验做下来，效率和PF以及THD都还比较满意。

就截取波形的时候，发现了这个问题，就想知道是什么问题造成的这个现象？有没有什么措施可以解决？电路没有采用现成的芯片来做，而是用分立器件搭出来的。

这种PFC控制芯片不断有升级换代，其主要优化就是过零附近的算法，意思是你分离元件搭建的电路多半还是第一代，优化空间颇大。

还有就是，想请问一下，造成电感电流波形出现这种现象的原因，与电压环各参数的设置，会有关系吗？
与电压环没关系，与采样精度有关系，试试这种采样方式：13.png (356.94 KB, 下载次数: 14)下载附件2020-6-4 09:46 上传
您好，这个设计里面因为采样的是恒导通时间控制，所以并没有电流信号的处理，副边绕组只是用来检测过零信号来作为驱动信号的置位信号，这样也会影响吗？
主要就是它在影响，过零信号要兼顾全电压全功率范围的馒头波谷底到峰值的全程，到谷底时信号幅度已经非常微弱，信号畸变就是常态，比如你丢一个占空比就对应一个漏检。

你现在的过零已经不是过零了，可以推测低于红线幅度的信号一定不能检测出来：13.png (25.29 KB, 下载次数: 13)下载附件2020-6-4 10:10 上传
嗯嗯，那还想请问一下，对于这个采样电阻，还有具体的什么要求吗？
5楼的电阻？自己设计了，注意信号逻辑可能是反的，此外损耗和信号幅度要权衡。

嗯嗯，好的，谢谢您！
您好，还有一个问题想请教您一下。

因为桥后有一个330n的电容，因此馒头波波谷部分没有到0，而是有一部分残存电压，这个对电感电流会有影响吗？另外就是，我将桥后电容从330n改小到100n，馒头波波谷部分的值有所减小，但测试电路的THD值反而增大，这个之间没有什么联系吗？
于PFC而言，这个电容要足够小，才能一路跟踪到谷底，但这会影响能量传递过程（一个PWM周期内这个电容上的电压不能明显跌落----跌落的幅度对应效率降低的幅度），因此于效率而言，这个电容要足够大，这是一对矛盾。

以上所说过零算法的优化就是针对这个电容的最低电压要靠算法尽量拉低，才能PF与效率兼顾。

此电容的取值可以参考一些著名芯片的典型电路、按功率比例加减，330nF大约对应100W功率，偏差太多则会引起上述偏颇。

增加此电容容量于效率有利，但会引起THD增加，你反而减小，只能说明你的PFC过零算法（或者采样信号）有诈。

在桥前增加一个相同容量的电容可在PWM瞬间通过硅桥为此电容补充能量，也不会引起THD增加，但会引起移相导致PF值略微降低，这应该是PF、THD、效率三者兼顾的最佳的配搭。

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