基于FIFO的DDC与DSP高速数据传输实现

3 接口时序
　　设计中，FIFO采用半满信号。若FIFO使用满(/FULL)状态信号，则满(/FULL)状态位有效时，触发DMA开始数据传输；如在满信号和DMA传输之间仍有数据出现在数据线上，则因为此时LDCK对FIFO无效，待DMA开始数据传输时才允许数据写入,所以可能丢失采集数据。本设计中采用半满(HF)信号作为标志位，在半满时，开始DMA传输，不中断数据写入FIFO。由于ADC数据写入FIFO速度小于EMIF读出速度，所以后续数扁平型电感据不会覆盖原来的有效数据，采样数据不会丢失。
　　EMIF读FIFO逻辑关系如下：UNCK=/CE+/ARE，LDCK=/C电感生产厂家E+/AWE，OE=/CE+/一体电感AOE，读FIFO时序如图3所示。

本塑封电感设计利用双FIFO结构实现DDC与DSP间的32位数据缓冲，保证了数据的高速有效传输。FI电感器类型FO与DSP采用32位的接口方式，DSP EMIF读取FIFO采用DMA的数据传输方式，充分利用了DSP的硬件资源以提高系统实时处理能力，能够满足软件无线电的中频数字信号处理要求。

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