1 引言
随着电子系统的不断发展，芯片间以及板间的数据传输需求也在不断增长，传统的单端并行数据传输模式早已不能满足现在高带宽应用的要求。USB 3.0、SATA 3.0绕行电感器、PCI-E 2.0等新串行规范的发布以及更高速的串并/并串转换单元(SERDES)芯片的推出更是引起了业界对高速差分串行数据传输的无限憧憬。为了解决下一代无线通信基站中多天线(MIMO)信号处理所带来的巨大数据吞吐量要求，本文基于Virtex-5 FPGA的GTP单元给出了一种在高级电信计算架构(ATCA)机箱内实现单对差分线进行3.125Gbps串行传输的设计方案。
2 传输系统设计
传输系统的组成结构如图1所示，主要由两块ATCA板和一块ATCA机箱背板组成。两块ATCA板上各放置一片FPGA作为串行链路的两个端点，两片 FPGA之功率电感间用两对差分线进行连接，形成双向各3.125Gbps的串行通信链路。为了验证该系统的远距离传输能力，将两块板放置在14槽ATCA机箱的物理槽位1和物理槽位14，此时总的传输距离大约为40英寸。
图1 高速串行传输系统的总体结构
由于已有ATCA机箱的背板性能不可更改，本文主要的设计集中在ATCA单板的设计上，主要是单板的叠层设计、作为传输端点的FPGA的供电设计、串行传输的参考时钟设计以及FPGA内部GTP收发器单元的参数调节。
2.1 叠层设计
叠层设计是其他设计的基础，本系统在设计叠层结构的时候主要考虑了两个方面：一是让所有的GTP收发差分线布于带状线信号层而不是单边耦合的微带线信号层。虽然带状线比微带线损耗大一些，但是带状线的阻抗更可控一些，而且与交流地平面的耦合更好，有利于高速信号的回流；二是为了减少GTP单元的供电噪声，采用三个电源平面分别给串行收发器的三种模拟电源AVTT(端接电源)、AVCC(内部电路电源)、AVPLL(PLL电源)进行供电。具体的叠层结构如图2所示。
图2 叠层结构的设计
2.2 电源设计
GTP模拟供电电源的噪声情况是影响GTP性能的重要因素之一。除了在设计叠层的时候让GTP的三个模拟电源分别分配到一个单独的平面上并配上地平面进行耦合外，还在外部为每个电源管脚都串联一个磁珠，再并联一个0.22μf的电容形成一个LC低通滤波器对电源进行滤波。GTP的模拟电源都采用低噪声的 LDO电源芯片TPS74401进行供给，输出电压的纹波小于50mV。
2.3 时钟设计
高速串行收发器的参考时钟是另一个影响信号传输质量的重要因素。本系统使用具有强大clock clean功能的时钟合成芯片LMK03001C来产生串行铁芯电感器收发器的参考时钟。其输出时钟的最大均方根抖动(RMS jitter)小于550fs，占空比为50%，输出时钟电平标准差模电感器具有LVDS和LVPECL两种。其输出时钟的频率可以灵活编程设置，从而可以满足不同传输速率的要求，使本系统可以适应多种串行传输协议的实现。
2.4 预/去加重和均衡参数设计
为了对抗传输路径对高频分量的过多衰减，有必要在发送端进行预加重或者在接收端加上均衡或者同时使用两种手段。预/去加重和线性均衡都是通过对信号的畸变来改善接收信号的质量，只有合适的预/去加重和线性均衡的比例以及两者之间的组合才能达到改善接收信号质量的目的，否则反而会恶化接收信号的质量。本文利用GTP的SPICE模型以及串行传输信道的S参数模型对在不同预/去加重和均衡参数设置下的串行链路传输质量进行仿真，从而找出合适的参电感生产数设置。
图3 不同预/去加重比例下的发送信号
图3即为在不同预/去加重比重设置下的仿真结果图。中间部分显示的是连续3个高电平比特的发送波形，很明显，后面两个高电平比特的幅值随预/去加重的比例相应地降低了。另外，图中同一个逻辑位里的信号电平并不平坦，这种现象主要是因信号传输链路上的阻抗不匹配处引起的发射造成的，例如ATCA单板与 ATCA背板的接插件连接处。
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顶，顶你的VF脚接地，com脚无反馈，只有一个电容，所以占空比一直开到IC允许的最大范围。查datasheet，typ值是0.48也就是说占空比不可调了？ 占空比=0.48？对的
再问一下哈，6脚输出的
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