基于FPGA直接序列扩频系统的设计

在本次设计中，一个数据符号是同步一个63位的pn码序列，pn就是pn码发生器模块产生的63位m序列，data_in是信息码输入模块产生的串行信息码，在此图中为11000110数据符号，data_kuo是本扩频模块的输出。在发送端，扩频的结果实际上是对两者进行时域相乘，或者是模二和，并且实现了一个数据符号同步一个63位的pn码序列，完成了符号同步调制模式，然后与来自pn码发生器的伪码序列进行模2加，完成信号的频谱扩展。在接收端，data_kuo与本地同步pn码模二和后，成信号的解扩，解扩输出信号为data_jie。

扩频解扩综合仿真图如图6所示。其中data_in为串行输入的二进制数11000110，信息码输入的时钟信号为clk，pn码发生器的时钟信号为elk1，pn是产生的63位pn码序列，data_kuo为扩频后的码序列，data_jie解扩后的信号，实现了信号的解扩。

4 系统的FPGA实现
系统选择Ahera公司生产的CycloneIII系列的FPGA(EP3C10E144C8N)。Ahera公司的这款CycloneIII FPGA比上一代FPGA的功耗低75％，共有144个引脚组成差模电感，这些I／O引脚支持6种单端信号标准、8种差分标准，含有10 kbit逻辑单元(LE)，23个数字信号处理(DSP)乘法器，存储器达400 kbit，CycloneIII系列比前一代产品每逻辑单元成本降低20％，使设计人员能够更多地在成本敏感的应用中使用FPGA。
将VHDL源程序通过JTAG口下载到FPGA中，配置好FPGA引脚后，用排针将FPGA的引脚引出，将FPGA功率电感器的输出引脚分别与示波器的输入相连接，观察系统波形如图7所示。从图中可以看出FPGA输出波形图与仿真图吻合，从而验证了系统VHDL程序的正确性与共模电感参数可行性。另外，由于系统时钟频率较高，波形存在较为较为明显的过冲现象。

5 结束语
提出了一种基于FPGA的直接序列扩频系统的设计，旨在使无线通信系统具有较强的抗干扰性和可靠性。在Altera公司的Quartus II软件平台上，利用了硬件描述语言VHDL和原理图相结合的方法进行了电路的设计实现，并将程序下载到FPGA中，利用示波器观察输出波形，通过输出波形结果观察本系统的模压电感器扩频插件电感解扩性能。

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