摘要：基于以DSP芯片TMS320F2812为核心的数字伺服控制器，以国微电子公司的SM1032国产CPLD(兼容Lattice公司的ispLSI 1032)为载体，设计了专用的系统硬件看门狗模块，具备识别DSP软件初始化时序、自由定制看门狗时序等功能。通过对伺服控制器上电及工作运行时序的分析、仿真和实验验证，确定了硬件大功率电感看门狗功能模块的设计方案，并给出了实验结果。
关键词：看门狗；CPLD；状态机；仿真
引言
在以单片机、DSP等处理器为核心的数字系统中，看门狗是不可缺少的一部分，特别是在对可靠性要求极高的系统中，如箭上伺服控制器，由于箭体内强弱电交叉使用，或者地面测试环境复杂多变，会产生诸多干扰和辐射。它们的冲击会使CPU在执行指令时的地址码或操作码发生变化，甚至将操作数作为操作码执行，导致程序跑飞。为使系统在规定时间内重新正常工作，一种有效的措施是采用硬件看门狗工字电感器技术。
本设计的最初思路来源：实现高可靠性数字伺服控制器软、硬件看门狗的双冗余设计要求，目前缺少军品级国产化硬件看门狗器件，在满足系统要求的情况下减少元器件的种类。
1 看门狗技术的实现方式
看门狗实现方式可分为以下两种：
硬件看门狗——采用一个独立于CPU的定时器电路或芯片，如MAX706或TPS3823等，周期性地产生复位脉冲，而CPU必须及时“喂狗”(在复位脉冲发出前对此定时器进行清零处理)，否则看门狗发挥作用，复位脉冲会使CPU重启。
软件看门狗——利用CPU内部的定时器中断替代看门狗定时器电路，存中断程序中复位CPU，这同样发挥了看门狗的作用。但由于CPU中断存在优先级、屏蔽以及中断自身故障等原因，郁可能导致软件看门狗工作异常。软件看门狗往往采用一些其他软件设计措施提高其可靠性。
2 基于CPLD的硬件看门狗设计
2．1 硬件平台
此设计基丁箭上数字伺服控制器，以TI公司的TMS320F2812(下面简称为DSP)为控制核心，SM1032则用来实现对A／D、D／A和1553B总线的片选信号和逻辑控制信号译码，并在此基础上增加了硬件看门狗功能。与其相关的电路连接如图1所示，其中看门狗使能信号EN与DSP_JTAG电路相连，在DSP下载程序或在线仿真时可通过专用的JTAG 工装电缆禁止看门狗功能，防止看大功率电感贴片电感器门狗的误操作。
本设计适用于以微控制器与FPGA或CPLD联合使用的数字控制系统中。利用FPGA或CPLD的剩余资源没计看门狗模块，相当于硬件看门狗的一种，其基本功能和特点有：当软件跑飞且主控芯片内部看门狗工作异常时，可为系统进行复位操作；可关闭主控芯片内部的软件看门狗，优化软件代码；可节省专用的看门狗芯片，且在不同时序要求上灵活修改；可根据系统要求增加与主控芯片的握手信号。
2．2 DSP上电过程及复位时序分析
DSP上电初始化时序如图2所示。WDT是喂狗信电感器电路符号号输出，在定时器中断或主循环中使其电平周期性取反；RST是上电复位信号。Trst是上电复位信号的脉宽，约为100 ms；Twork是从上电时到首次进入定时器中断程序的时间，约为130 ms。在主程序中首先使WDT输出低电平，则从上电复位完成到WDT变为低电平的时间A为DSP复位后自身的各项配置所占用的时间。在定时器中每次取反WDT信号，则到WDT第一次变为高电平的时间B为各软件模块及中断初始化所占用的时间。A+B为系统初始化所用的时间，约为30ms。
由此可见，如果系统程序跑飞，则每次复位都要经过A、B两个过程，约30 ms的时间；那么在CPLD软件的看门狗模块中，每次在给出复位信号后都要等待DSP的初始化完成(约30 ms)后再开始对喂狗信号监测并计时。
选择看门狗定时器溢出上限以5ms为例，从程序跑飞到重新正常运行大约35 ms。设定控制系统给伺服发送控制指令信号的周期是20 ms，伺服机构常态速度10°／s，最大速度是20°／s，20 m共模电感s的时间摆动的角度是0．2°和0．4°，该角度是其控制姿态的最小步长，因此35 ms以内的热复位时间最多丢失两条指令，伺服机构在可控范同之内。此外，软件代码还有一定的优化余量，初始化时间和看门狗定时器溢出上限还可进一步减少。
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