随功率电感着CMOS工艺节点越来越小，可提供的电源电压也越来越小，但是MOS管的阈值电压并没有随之下降，这样为了增加PA的输出功率必须采用更大尺寸的MOS管，导致功率和面积增加。为了增加PA的输出功率，功率合成器广泛应用于CMOS PA的设计[2，4-6]，同时实现阻抗变换、差分信号转单端信号、静电保护等功能。根据输入信号接入形式，片上功率合成器可以分为串联和并联两种形式，其中串联功率合成器实现电流相加，并联功率合成器实现电压相加[4]。功率最大传输效率Gmax用来衡量功率合成器的性能： 
图 1所示功率合成器用来实现两个子放大器的输出电压相加，其三维几何结构如图 2所示，总面积大小为1 360 μm×450 μm，合成器的主线圈和次线圈均采用半圆结构，线圈宽30 μm，线间距3 μm。基于TSMC 0.18 μm CMOS工艺参数，采用电磁仿真软件Momentum对该合成器进行仿真，仿真结果如图3所示，该功率合成器在2.5 GHz的功率传输效率达到82%。 
3 二次谐波短路 为了提高PA的线性度，系统级的数字预失真(DPD)[8]、电路级的偏置电路[4]、器件级的预失真[2]等技术被广泛应用于PA的设计，但是由于设计的复杂度，系统级和电路级的设计不免带来芯片面积和功耗的增加。DPD一般将PA的幅度和相位非线性参数存储查找表（LUT）中，LUT中的参数可以根据PA的实际测量结果更新，然后提供一个与PA相反的非线性特性，但是DPD需要复杂的基带处理算法，直接导致芯片面积和功耗的增加，同时还需要完整的预失真系统级设计，增加了PA的设计难度。作为一种器件级的线性度提高技术，PMOS补偿技术一般用来抵消NMOS栅端电容随栅端电压的变大而下降，使得NMOS栅端电容基本不随栅端电压摆幅变化，降低PA的相位失真，但是PMOS管的加入会导致功率增益下降[2]。 本设计采用器件级的二次谐波短路技术，串联的LC网络大功率电感器生产厂家谐振在两倍工作频率（5 GHz），接在差分功率放大器的共模节点：共栅管的栅端和功率合成器主线圈的中间节点（如图4所示），减小二次谐波因反馈存在和基频产生的交调失真。二次谐波短路对PA线性度的提高程度如图5所示，三次谐波交调失真（IMD3）用来衡量PA的线性度，在图4所示的节点加上二次谐波短路电路之后，IMD3最高达到7 dB的提升，对PA的线性度改善明显。 
4 仿真结果 首先对该PA进行小信号S参数仿真，扫描频率范围1.5 GHz～3.5 GHz，仿真结果如图 6所示。图中可以看到输入回波损耗S11达到-25 dB，输入阻抗在2.5 GHz完全匹配，S21达到25 dB，说明电路整体在2.5 GHz谐振，参数取值合理。 
然后对PA进行大信号仿真，2.5 GHz单频点信号接在PA输入端，输入功率扫描范围-25 dBm～5 dBm，仿真PAE、输出功率和功率增益如图7所示，该PA最高输出功率达到31.8 dBm，最高PAE为32.9%，功率增益为19.5 dB。采用功率合成器可以实现瓦级输出功率，为高输出功率的CMOS PA提供了一种非常有效的解决方案，降低了系统的设计难度。 
最后，为了对该PA的线性度进行仿真，两路频率相差5 MHz的双声信号（2.502 5 GHz和2.497 5 GHz）同时接在PA的输入端，同样对输入功率进行扫描，仿真IMD3和五次谐波交调失真（IMD5）如图 8所示，其中IMD3在输出功率等于20 dBm时为-40 dBc， IMD5在输出功率等于26 dBm时为-40 dBc。虽然IMD3和IMD5存在一定程度的不对称，可能导致相邻信道抑制比（ACPR）和误差相量幅度（EVM）的下降，但是对线性输出功率并不会产生明显影响，而且这一问题可以采用其他线性度提高技术来解决。
反激式变压器二次输出端滤波电容发热，个别烧掉
如上图，二次端输出电压为5V，C+2为钽电解电容，规格为16V，100uf。使用过程中发现C+2和L1有发热现象。现在发现有个别钽电解电容烧掉，概率1/4000.钽电解电容正极电压波 关于脉冲变压器的Saber仿真设计的一点疑惑(电容
图3是网上借鉴别的设计的图，上图是修改后的saber仿真模型 。原图中 若在信号源处使用常用的pwm缓冲器输出电压或者3.3v电压，无法得到电压的提升在输出端。故在推挽的前 TD-LTE的发展路径之争：F频段还是D频段? 今年“5.17”并未像市场传闻的那样发放4G牌照，但这丝毫没有影响业界对中国4G建设的关注。众所周知，在中国这个全球最大的电信市场，今年又有一块最大的蛋糕即将出炉：6月前后
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