| 一体电感r。这套系统会自动建立RTL至逻辑闸层(RTL-to-gate level)的讯号对应关系,所以可直接在 FPGA 布局与绕线档案上迅速执行部份绕线作业来看到新增的探测讯号，大幅缩短侦错作业时间，所以能在短时间内处理多重侦错工作阶段 (debug session)。而对设计中使用的“黑盒子”IP区块，也只需EDIF名称，就可以进行探测ECO流程。
评估结果
工研院工程师在修正问题并成功试产设计之后，检讨了项目实际耗费的时间，并评估了这个新的FPGA SoC原型验证绕行电感器方法的成果。
进行RTL设计、仿真、通讯协议验证与FPG功率电感器A设计实现的时间约为2个月。在驱动程序移植(driver porting )上所花费的时间则短了许多，大约只有2个星期。工程师随后又花了2个月的时间进行验证作业，试图透过硬件逻辑分析器检查 FPGA 内部讯号解决音效问题，同时也在音效驱动程序中增加观察点，以连结并企图找出问题。这种传统的FPGA侦错方法，需要的时间和设计研发的时间一样长，然而对工研院团队而言，相当令人沮丧的是结果仍然一无所获。不过，在经过思源科技提供的应用软件教育训练/支持课程及一星期的实作经验后，工研院工程师0603电感使用ProtoLink Probe Visualizer，在短短一星期的时间内就厘清了两大问题！
对工研院而言，ProtoLink Probe Visualizer是一种相当有效的FP大电流电感GA原型板侦错方法。工程师再也不必局限在传统的侦错方法，而且在实时应用软件中增加观察点也可能会造成其它问题。透过维持原有软件并监测更多FPGA讯号在数百万时脉周期内的实时RTL行为，使用者可以获得所需的能见度，更完美的掌握、更轻松地侦错差模电感器设计的问题。
总合来说，思源科技Probe Visualizer透过以软件为基础的创新方法，改变了原型板验证的方法，实现丰富、实时的设计能见度，并且让原型板能使用Verdi的侦错威力，使原型板侦错时间比传统的方法大幅缩短一半。这种侦错作业生产力与整体验证效率的提升，不仅能协助工研院在更早期的SoC研发流程中配置FPGA原型，并且能迅速移转至搭载最新FPGA技术的新一代原型板上，充分运用最新FPGA技术的优势。
求助，节能型431缺陷详细分析听说节能型431会存在一个固有缺陷：当R极电压上升到某值时(该值小于Vref，如0.8V左右)，431的K-A极会留过一个很大的电流。因此节能型431需串联一个稳压管，谁能提供相关资料、说明？ [DCDC]一个电击器的升压部分求助 本帖最后由 yangff 于 2016-11-7 11:58 编辑 简单的说就是x宝上很常见的那种用来做羞羞的事情的电击器。 （也有叫做经络电击理疗仪什么的，都是一个东西……）它里面的升压部分，结构上是一个类似boost的结构。 能产生100~200多v的电压只不过并不需要连续的高压输出，所以只是震荡升压对电容充电再放电的过程。 然后我想改造一下它的控制方式，于是我做了两个尝试：1. 在上面引了几条线出来，用自己的arduino来产生pwm波形和控制信号。 这可以让它 快充方案选择各位大神，现在快充的市场情况如何，大家都在用哪家方案在做案子呢。阁下能否先谈谈想做什么样的呢.现在市面上的快充主流就那几家TI,PI等，还有国内的一些方案公司弄的，大家做快充
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