您当前的位置：首页 > 技术风向标

FPGA电源设计经验分享

时间：2021-01-25 来源：扁平线圈电感厂家点击：

通常来说外部电源为 FPGA 或者 CPLD 内部和外部正常工作提供电能源。

实施电源方案时，设计人员应该明确知道这些供电电源 ( 也称为“轨式电源” ) 的总功率。

而且，和器件外部消耗的总功率相比，设计人员还需要考虑器件内部实际消耗的总功率 ( 称为“热功率”或者“耗散功率” ) ，例如，外部输出电容负载和平衡电阻匹配网络的功耗。

一、FPGA 使用的电源类型FPGA 电源要求输出电压范围从 1.2V 到 5V，输出电流范围从数十毫安到数安培。

可用三种电源：低压差(LDO)线性稳压器、开关式 DC-DC 稳压器和开关式电源模块。

最终选择何种电源取决于系统、系统预算和上市时间要求。

如果电路板空间是首要考虑因素，低输出噪声十分重要，或者系统要求对输入电压变化和负载瞬变做出快速响应，则应使用 LDO 稳压器。

LDO 功效比较低(因为是线性稳压器)，只能提供中低输出电流。

输入电容通常可以降低 LDO 输入端的电感和噪声。

LDO 输出端也需要电容，用来处理系统瞬变，并保持系统稳定性。

也可以使用双输出 LDO，同时为 VCCINT 和 VCCO 供电。

如果在设计中效率至关重要，并且系统要求高输出电流，则开关式稳压器占优势。

开关电源的功效比高于 LDO，但其开关电路会增加输出噪声。

与 LDO 不同，开关式稳压器需利用电感来实现 DC-DC 转换。

二、FPGA 的特殊电源要求为确保正确上电，内核电压 VCCINT 的缓升时间必须在制造商规定的范围内。

对于一些 FPGA，由于 VCCINT 会在晶体管阈值导通前停留更多时间，因此过长的缓升时间可能会导致启动电流持续较长时间。

如果电源向 FPGA 提供大电流，则较长的上电缓升时间会引起热应力。

ADI 公司的 DC-DC 稳压器提供可调软启动，缓升时间可以通过外部电容进行控制。

缓升时间典型值在 20ms 至 100ms 范围内。

许多 FPGA 没有时序控制要求，因此 VCCINT、VCCO 和 VCCAUX 可以同时上电。

如果这一点无法实现，上电电流可以稍高。

时序要求依具体 FPGA 而异。

对于一些 FPGA，必须同时给 VCCINT 和 VCCO 供电。

对于另一些 FPGA，这些电源可按任何顺序接通。

多数情况下，先给 VCCINT 后给 VCCO 供电是一种较好的做法。

当 VCCINT 在 0.6V 至 0.8V 范围内时，某些 FPGA 系列会产生上电涌入电流。

在此期间，电源转换器持续供电。

这种应用中，因为器件需通过降低输出电压来限制电流，所以不推荐使用返送电流限制。

但在限流电源解决方案中，一旦限流电源所供电的电路电流超过设定的额定电流，电源就会将该电流限制在额定值以下。

三、FPGA 配电结构1. 集中式电源结构对于高速、高密度 FPGA 器件，保持良好的信号完整性对于实现可靠、可重复的设计十分关键。

适当的电源旁路和去耦可以改善整体信号完整性。

如果去耦不充分，逻辑转换将会影响电源和地电压，导致器件工作不正常。

此外，采用分布式电源结构也是一种主要解决方案，给 FPGA 供电时可以将电源电压偏移降至最低。

在传统电源结构中，AC/DC 或 DC/DC 转换器位于一个地方，并提供多个输出电压，在整个系统内分配。

这种设计称为集中式电源结构 (CPA)，见图 1。

以高电流分配低电压时，铜线或 PCB 轨道会产生严重的电阻损耗，CPA 就会发生问题。

图 1 集中式电源结构2. 分布式电源结构CPA 的替代方案是分布式电源结构(DPA)，见图 2。

采用 DPA 时，整个系统内仅分配一个半稳压的 DC 电压，各 DC/DC 转换器(线性或开关式)与各负载相邻。

DPA 中，DC/DC 转换器与负载(例如 FPGA)之间的距离近得多，因而线路电阻和配线电感引起的电压下降得以减小。

这种为负载提供本地电源的方法称为负载点(POL)。

图 2 分布式电源结构四、FPGA 的管脚介绍FPGA 引脚分为两类：专用引脚和用户自定义引脚;专用引脚大概占 FPGA 引脚数的 20%~30%，也就是说其硬件编码都是为了实现专用功能而编写的。

而专用引脚又分为以下 3 个子类：电源引脚：接地或阳极引脚(内核或 IO)。

配置引脚：用来“下载”FPGA。

专用输入或时钟引脚：它们能驱动 FPGA 内部的大网线，适合于带有大输出端口(fanout)的时钟和信号。

其它的引脚就是用户引脚了。

1. 用户引脚FPGA 的大部分引脚属于“用户引脚”(比如所谓的“IOs",或者"I/Os",或"用户 I/Os",或"用户 IOs”，或"IO 引脚",或……自己理解)。

IO 代表“输入 - 输出”。

注意：用户可以完全自定制用户 IO。

它们可以被编程作为输入，输出或双向 IO(三向缓冲)。

每个“IO 引脚”被连接$到 FPGA 内部的 IO 单元上。

这个“IO 单元”通过 VCCIO(IO 加电引脚)引脚来上电。

2.IO 簇通常每个 FPGA 有很多 VCCIO 引脚(IO Power pins)，都被加同样的电压。

但是新一代的 FPGA 引入了“用户 IO 组”。

可以把 IO 分为不同的组，每组加各自的电压。

这就使 FPGA 可以用作一个变压转换器了，比如对于开发板部分工作于 3.3v，部分工作于 2.5v 的很有用。

(比如 cyclone III 系列的接 DDR2 要 1.8V 的电压)3.FPGA 电源FPGA 通常需要两个电压才能运行：一个是“核心电压”，另一个是“IO 电压”。

每个电压通过独立的电源引脚来提供。

内核电压(这里简称 VCCINT)是用来给 FPGA 内部的逻辑门和触发器上的电压。

该电压随着 FPGA 的发展从 5v、3.3v、2.5v、1.8v、1.5v 变的越来越低。

核心电压是固定的。

(根据所用 FPGA 的模式来确定)。

IO 电压(简称 VCCIO)是用于 FPGA 的 IO 模块(同 IO 引脚)上的电压。

该电压应该与其它连接到 FPGA 上的器件的电压匹配。

实际上，FPGA 器件本身是允许 VCCINT 和 VCCIO 相同的(比如 VCCINT 和 VCCIO 两种引脚可以被连接在一起)。

但是 FPGA 设计是面向低电压内核和高电压 IO 的，所以两种电压一般是不相同的。

命名内部电压 Xilinx 简称 VCC，Altera 简称 VCCINT;IO 电压 Xilinx 简称 VCCO，而 Altera 简称 VCCIO。

五、FPGA 功耗分析外部电源为 FPGA 或者 CPLD 内部和外部正常工作提供电能源。

实施电源方案时，设计人员应该明确知道这些供电电源 ( 也称为“轨式电源” ) 的总功率。

器件、输出负载、外部匹配网络 ( 如果有 ) 的总功耗通常包括以下几部分：待机功耗动态功耗I/O 功耗待机功耗来自器件待机模式下的 ICCINT 电流。

内核动态功耗来自器件内部开关 ( 内部节点电容冲放电 )。

I/O 功耗来自外部开关 ( 和器件引脚连接的外部负载电容冲放电 )、 I/O 驱动和外部匹配网络 ( 如果有 ) 。

热功耗是器件封装内部实际消耗总功率的一部分，其余部分在外部耗散掉。

设计人员在确定器件本身热传导能力 ( 称为热阻 ) 能否满足内部管芯结温正常工作要求时，或者需要铝热沉等其他散热方案来实现更好的热传导性能时，应该考虑器件内部的实际热功耗。

一般而言，待机功耗、动态功耗以及部分 I/O 功耗组成了总功耗中的实际热功耗。

1. 待机功耗由于泄漏电流的存在，器件在待机时也会消耗能量。

待机功耗随管芯大小、温度以及工艺的变化而变化。

可以利用器件特征参数来模拟待机功耗，并定义为两类：典型功耗和最大功耗。

Stratix® II 器件使用 90 nm 工艺技术，对功耗和性能进行了优化。

和前一工艺技术的器件相比，90 nm 器件由于泄漏导致静态功耗增大，对总功耗有很大的影响。

90 nm 工艺节点的待机功耗比以前的工艺技术更依赖于管芯结温。

设计人员应重视降低结温，以便降低总功耗的待机功耗。

下面的图 1 是待机功耗和结温的关系。

2. 动态功耗内部节点改变逻辑状态时会消耗器件内部动态功耗，因为它需要能量对逻辑阵列和互联网络的内部电容进行冲放电 ( 例如，从逻辑 0 变到逻辑 1) 。

内核动态功耗包括导线功耗和逻辑单元 (LE) 功耗 ( 或者 Stratix II 的自适应逻辑模块 (ALM))。

LE/ALM 功耗来自内部节点电容冲放电以及内部电阻单元的电流。

导线功耗来自每个 LE/ALM 驱动外部导线电容时的冲放电电流。

内核动态功耗主要来自以下结构单元：RAM 模块 (M512、 M4K 和 M-RAM)DSP 乘法器模块锁相环 (PLL)时钟树网络高速差分接口 (HSDI) 收发器上面列出的每个单元结构总电流之和与 VCCINT (Stratix II 为 1.2V) 相乘得到动态总功耗：动态功耗 = VCCINT × Σ ICCINT (LE/ALM, RAM, DSP, PLL, Clocks, HSDI, 导线 )得到多个电容之和后，采用等价 ( 集总 ) 电容值计算动态功耗。

例如，信号驱动输入或者输出时，对引脚、走线和封装电容求和。

如果明确了内部开关频率，这一近似方法是足够的。

Altera 利用近似曲线 ( 基于特征数据 ) 来确定内部开关频率，有效地估算大部分设计拓扑的动态功耗。

估算器件资源的总功耗时，应考虑资源的最大开关频率、估算的触发因子、下游逻辑扇出，以及通过器件特征参数获得的资源系数等。

Altera 的 PowerPlay 功耗分析和优化工具包考虑了所有这些因素进行功耗估算和分析。

3、IO 功耗I/O 功耗是 VCCIO 功耗，主要来自器件输出引脚连接的外部负载电容、阻抗模式输出驱动电路以及外部匹配网络 (如果有) 的冲放电电流。

器件 I/O 功耗按下式计算：I/O power 功耗= (有源输出驱动数 × 功耗系数) +0.5 × (管芯、封装走线、引脚和输出负载电容之和) ×I/O 标准电压摆幅 × fMAX × (触发因子 /100) × VCCIO有源输出驱动数包括有源双向输出。

除了上面计算的 I/O 功耗，还有其他因素影响 I/O 功耗，包括同时由 VCCIO 供电的 I/O 缓冲单元。

下面的图 2 是 I/O 缓冲模型。

如前所述， FPGA 或者 CPLD 内部要实际消耗一部分 VCCIO 功耗，外部匹配电阻网络以及输出电容负载消耗了另一部分能量。

设计人员在规划散热管理方案时，应考虑 VCCIO 的内部功耗 ( 器件本身或者通过外部热沉) 。

作为 VCCIO 电压稳压器和转换器 ( 指轨式电源 ) 输出功率的一部分，设计人员应考虑外部功率组成。