1．4 DSP模块
DSP芯片采用Ti公司的TMS320VC5509，它是一种高性能、低功耗、定点数字信号处理器，其主要特点如下：
1)最高主频能够达到144MHz，指令周期6．94ns。
2)CPU的内部总线结构包括一条程序总线，三条数据读总线，两条数据写总线及用于外设和DMA控制器的总线。这些总线使得C5509能在一个时钟内完成三次数据读操作和两次数据写操作。5509还拥有两个乘法累加器(MAC)，每个累加器都能够在一个周期内执行一个17bitx17bit的乘法运算。
3)128 kx16 Bit的片上ROM，包括64 k Bytes的DARAM(8块，每块4 kx16 Bit)，192K Bytes的SARAM(24块，每块4 kxl6 Bit)。
4)64 k Bytes的一等待片上ROM(32 k×16 Bit)。
5)最大可寻址8 Mxl6 Bit的外部存储空间。16位的外部存储器扩展接口可实现与异步存储器件(SRAM、EPROM)和同步存储器件(SDRAM)的无缝连接。
6)片上外设包含：
2个20共模电感 Bit的定时器；
1个看门狗定时器；
1个六通道的直接存储器访问控制器(DMA)；
1个主机接口(HPI)；
3个多通道缓冲串行口(Mcbsp)；
2个多媒体卡(MMC)或安全数字存储卡(SD Card)；
1个可编程的数字锁相环时钟发生器；
7个通用输入输出口(GPIO)和1个外部标志输出引脚(XF)；
1个通用串行USB接口(模压电感器12 Mbps)；
1个内部集成电路模块(I2C)；
1个实时时钟(RTC)；
1个两通道的10Bit的逐次逼近式模数转换器(ADC)。
7)JTAG仿真接口，符合IEEE1941．1标准(JTAG)边界扫描逻辑。
1．5 A／D转换器和CCD以及DSP的接口设计
AD7322在数据转换过程中，采用SCLK引脚上的串行时钟用做转换时钟和控制从AD电感线圈厂C中搬移数据的时钟。 的下降沿使得采样与保持电路进入保持状态并使总线为三态输出，然后模拟输入信号被采样。一旦转换开始，总共需要16个SCLK时钟周期才能完成。在第14个SCLK的上升沿，采样与保持电路回到跟踪模式，在第16个SCLK的下降沿DOUT脚回到三态输出状态。如果经过16个SCLK时钟周期，的上升沿到来，则转换被中止，且DOUT脚回到三态输出状态。根据在什么时候信号的电平变高，被选择的相应寄存器才有可能被更新。具体的串口时序如图3所示。
AD7322与CCD、DSP连接的原理框图如图4所示。
具体的连接方法是将CCD的行同步信号FC接入DSP的通用输入输出引脚GPI04脚。将CCD的像元同步信号SP接入DSP的McBSP帧同步输入脚FSR，控制每一个像元的采样与转换。将DSP的帧同步输出脚FSX脚接入AD7322的CS脚作为A／D芯片的选通信号。将DSP的McBSP的时钟输出脚CLKX和时钟输入脚CLKR接至AD7322的串行时钟SCLK，保证A／D转换器和McBSP工作在同一时钟下。将CCD的模拟输出信号U0经一个二阶有源低通滤波电路滤波并经过一个双运放OP2177进行驱动后的两个输出接入AD7322的两个模拟输入端VIN0和VIN1。将DSP的数据输出引脚DX接入AD73 22的DIN引脚，作为对ADC的控制信号。将AD7322的输出引脚D0与McBSP的数据输入引脚DR相连。另外，本系统中的AD7322的参考电压用的是ADC内部的参考电压，所以需要在REFIN／OUT引脚要用一个680 nF的电容去耦到模拟地。
由于在信噪比和谐波失真有严格要求的情况下，AD7322的模拟输入必须由一个低阻抗信源驱动，高阻抗信源很明显地影响ADC的交流特性。所以本系统中采用一个双运放OP2177，OP2177是ADI公司生产的高精度、低偏置、低功耗的集成运算放大器，片内集成了两个运放，可灵活的组成各类放大和滤波电路。
2 数据采集过程
1)Mcbsp的接收器进行复位操作。
2)根据需要，对Mcbsp的寄存器进行编程。
3)使能Mcbsp的接收器。
4)检测DSP的Gpio4的电平状态，这里CCD的FC给DSP的Gpio4，一旦Gpio4为高，则说明CCD的行同步FC的上升沿到来，也就是说CCD的有效像元开始输出了。
浪涌保护器（SPD）的基本原理电涌保护器(Surge Protective Device，SPD)又称浪涌保护器，是用于带电系统中限制瞬态过电压和导引泄放电涌电流的非线性防护器件，用以保护耐压水平低的电器或电子系统免遭雷击及 可检测心率的智能蓝牙耳机方案
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