基于FPGA的全局异步局部同步四相单轨握手协议实现

摘 要： 在常规FPGA中设计了基于LUT的异步状态保持单元，实现了全局异步局部同步系统的接口电路、时钟暂停电路，进一步完成四相单轨握手协议。基于Quartus软件的逻辑锁定技术，采用Verilog HDL进行行为描述，构建了无冒险C单元库。在Altera CycloneⅡ EP2C35F672C6器件上，完成了GALS系统的时序仿真，证明了四相单轨握手的正确性。
关键词： 四相单轨握手协议；FPGA；Muller C；GALS；无冒险

异步电路所具有的低功耗、低电磁噪声辐射、高速等突出特点，使其逐渐成为当前设计的焦点。现有异步电路的实现方法往往通过定制的VLSI结构完成，或者设计独特的异步FPGA结构来实现，而现有基于常规FPGA设计的异步电路，往往难于解决其中的冒险、延迟等问题。
全局异步局部同步[1]GALS(Globally Asynchronous Locally Synchronous)系统，结合了同步设计和异步设计的优点，在解决多时钟域问题和模块更新的复用性等方面有巨大优势，其特点是在各同步模块需要处理时才工作，其余时间可以处于暂停状态，不用引入太多异步单元，较易于使用常规FPGA实现，特别是在现有SoC[2]系统中多同步模块异步互联方面有着突出优势，且其具有低功耗、高吞吐量的特点。
参考文献[3]描述的是一种全局异步局部同步的专用FPGA（GAPLA），其内部结构通过同步逻辑模块实现数据计算，在逻辑模块间由同步、异步互换接口完成异步互联，其关键技术是同步、异步互换接口和时钟暂停（Pausible clocking）电路结构，而在常规FPGA中不包含这些结构。参考文献[4]在常规FPGA实现GALS系统，是通过信号状态转换图（STG）的方法设计接口电路，利用Petrify软件实现的一种GALS系统异步封装电路，其将接口模块同步分解成逻辑门电路，容易产生冒险。参考文献[5]则通过使用带复位端的D触发器及延迟单元来完成接口电路的设计，其接口中的延迟单元要求是FPGA内部的标准单元，而在常规FPGA中不包含此标准单元。
本文基于常规FPGA中大量的LUT结构，通过Quartus软件的逻辑锁定[6]技术将设计的C单元锁定在一定区域，保证了C单元的无冒险性，同时建立标准C单元库。使用C单元实现了GALS系统所需要的延迟电路、接口电路、时钟暂停[7]电路。利用状态机设计的计数器作为同步模块，基于四相单轨握手协议[8]，完成两同步模块的异步互联。
1 点对点GALS系统
GALS系统从局部来看各同步模块独立设计；从全局来看，各模块彼此时钟独立，以各自工作频率独立运行，其互联通过设计的异步接口完成。且各同步模块时钟具有可暂停性，保证不需要数据处理时时钟不运行的效果，具有低功耗的特点。点对点GALS系统是采用单点同步模块对应单点通信的方式实现的异步电路。整个结构由三部分组成：局部同步区域、握手区域、时钟可暂停区域。在同步区域完成的是同步模块的设计，其同步模块可更新复用；握手区域通过同步、异步互换接口及锁存器完成，由两边同步模块发送的WR、RD信号来触发握手区域进行握手；时钟可暂停区域由内部产生的时钟及握手区域输出的暂停信号（STRETCH）进行时钟的调整，确保系统的低功耗运行。其组成框图如图1所示。

在点对点GALS系统中，设计的重点是接口电路及局部时钟可暂停模块，由于不需要引入外部时钟，所以在全局复位后，时钟可暂停模块就应当产生时钟信号，时钟信号的频率根据各同步模块需求情况设定。在同步模块的设计中，其既要有数据接收模块和数据处理模块，又要产生上级的接收信号（RD）和下级的数据处理完毕信号（WR），以确保电路接连不断地工作。
2 状态保持单元的设计
异步电路中为了避免冒险现象的发生，常需要设计一些适合异步电路的状态保持单元，通常难于设计的就是无冒险的Muller C单元，且其为异步电路的重要组成部分。Muller C标准单元（c_std）的基本功能为：当输入信号A、B同时为“1”时，输出S为“1”；当输入信号A、B同时为“0”时，输出S为“0”；当输入信号A、B处于其他状态时，输出保持原信号。从而当输出信号为“1”时，就能指示输入信号都为“1”。输出为“0”的情况同理。由此可以看出其信号的跳变能够指示或确认其他信号的跳变情况，这样就能够确保电路避免冒险现象的发生。而通过逻辑门设计的C单元，常因内部连线延迟以及门延迟的特性，使得其映射到FPGA内部时会出现冒险现象，因而只有通过建立查找表结构的方式设计C单元，才可使得映射到常规FPGA时避免冒险发生。

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