AD6655在3G基站系统中的应用

0 引言
基站是移动通信系统的重要组成部分，在第三代移动通信系统(3G)中基站一般由射频前端、数字中频和基带处理构成。由于数字中频处于模拟和数字的转换部分，因可调电感器此它的性能往往对基站系统的性能起着决定性作用。目前，数字中频的上行链路部分通常以高速采样的模拟数字转换器(ADC)、数字下变频(DDC)及抽取滤波实现。
ADC完成模拟中频信号的数字化。在数字中频接收链路中，A／D变换中的做法是同时使用OverSampling和UnderSampling两种技术。使用OverSampling技术，可以提高ADC的SNR，提高邻道抑制；使用UnderSampling技术，可以保证在现有A／D器件采样率的条件下，实现较高频率的模拟中频输入，相当于完成了一次数字域下变频。以TD-SCDMA协议为例可以计算，12 b ADC能够满足性能要求。通带取决于奈奎斯特准则在带宽下对采样率的要求，12载波的信号带为20 MHz，那么ADC的采样频率久要大于40 MSPS。目前，市场上TI，ADI，LINEAR，Maxim的产品能够满足要求。另外从性能价格比考虑，基站设备厂家一般选择12～14 b位宽的ADC，中频采样频率常用的有：76．8 MSPS，81．92 MSPS，122．88 MSPS等。
数字下变频器完成采样数据到基带的转换，由于DSP处理速度的限制，用纯软件不能实现这部分功能。目前硬件实现的组成结构与模拟下变频器类似，包括数字混频器、数字控制振荡器(NCO)和低通滤波器(LPF)三部分组成。DDC的运算速度受下级DSP处理速度的限制，同时其运算速度决定了其输入信号数据流可达到的最高速率，相应地也限制了ADC的最高采样速率。数字下变频的数据精度和运算精度也影响着基站的上行性能。影响DDC性能因素有：一个是输入数据位宽、NCO位宽；二是NCO相位的分辨率。目前常用的DDC实现方式有ASIC，FPGA等，常用的实现结构为数字混频器、CIC+FIR滤波器和抽取滤波器组成。目前，市场上有许多专用DDC芯片，比如TI，Intersil等，而FPGA实现中Altera和Xilinx都有完成该类滤波器和运算的可选择高速芯片。
最后，为实现基带I／Q数据流的路由和传输，往往会进行数据格式转换和串化解串化(SerDes)转换。再考虑到众多测试功能，这部分一般需专门考虑，这里不多赘述。

1 系统需求分析
数字中频是TD-SCDMA基站中的重要组成部分。对数字中频部分性能需求进行量化分析，可以更清楚地认识数字中频在系统中的位置及其对系统性能的影响，为数字中频研发和测试的提供参考。
TD-SCDMA协议中规定，接收机天线口输入有用信号功率在-110～-80 dBm范围内。同时协议中规定，邻道功率最强为-55 dBm的单码道CDMA信号，15 MHz射频带内最强带外阻塞信号功率为最小3．2 MHz，频偏-40 dBm的单码道CDMA信号。ADC入口的最大功率为6 dBm时，可以估算频链路额定增益为4工字电感器0 dB，若接收机射频链路的噪声系数可以做到5 dB，则可以估算ADC输出信噪比应大于74 dB，ADC的有效位宽应大于等于12 b。
计算过程参考如下方法：

采样时钟抖动(Jitter)和ADC固有的抖动也会恶化信噪比，在大信号输入时尤为明显。根据SNR=-20 log(2πfσt)，以采样时钟为10电感器生产0 MHz计算，当射频部分无带外抑制时，链路增益为40 dB，此时Jitter等效ADC输入口噪音功率为-65 dBm，允许的时钟抖动为5 ps。当射频部分对带外阻塞信号有15 dB抑制时，链路增益为55 dB，此时Jitter等效ADC输入口噪音功率为-50 dBm，允许的时钟抖动为一体成型电感20 ps。
A／D采样信号经过抽取后会混到有用信号带内，因此在射频链路对阻塞信号没有任何抑制的情况下，需由数字滤波器将其滤除。最恶劣情况下阻塞信号会比有用信号强70 dB，因此数字滤波器的远端绕行电感器带外抑制应达到70 dB。滤波器一般选用CIC，ISINC，RRC级联实现，NCO的杂散应小于-80 dB。TD-SCDMA协议中规定，要采用滚降因子为O．22的根升余弦滤波器(RRC)来实现反脉冲成形滤波。图1为一般DDC的实现框图。

2 AD6655的结构和工作原理
AD6655是Analog Device公司的一款功能强大的中频接收器件。它内置双通道14 b、最高125 MSPS采样率的ADC，宽带DDC，以及功率检测功能。

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