小数N分频锁相环应用优缺点分析

　　小数N分频PLL从上世纪七十年代开始就已投入使用。小数N分频使PLL输出的分辨率可以降至PFD频率的一小部分(如图所示)，其中PFD输入频率为1 MHz。可以产生分辨率为数百Hz的输出频率，同时维持较高的PFD频率。因此，小数N分频的N值显著小于整数N分频的N值。

　　Integer-N Compared to Fractional-N Synthesizer

　　由于电荷泵处的噪声以20 logN的比率累加到输出上，因此相位噪声可以得到显著改善。对于GSM900系统，小数N分频ADF4252的相位噪声性能为–103 dBc/Hz;相比之下，整数

　　N分频PLL ADF4106的相位噪声性能为–93 dBc/Hz。小数N分频的另一个显著优势是可以改善锁定时间。当PFD频率设置为20 MHz、环路带宽为150 kHz时，频率合成器可以在不到30 s内跳跃30 MHz。目前的基站要求使用两个PLL模块，确保LO能满足传输的时序要求。利用小数-N分频的超快锁定时间，将来频率合成器的锁定时间特性将允许用一个小数-N分频PLL模块代替现行的两个“乒乓”式PLL。

　　小数N分频PLL的缺点是杂散水平较高。小数N分频900.2(见图7B)的组成是N分频器花80%的时间除以900，花20%的时间除以901。平均分频是正确的，但瞬时分频是错误的。因此，PFD和电荷泵会不断地试图校正瞬时相位误差。提供求平均值功能的-调制器会承受繁重的数字运算活动，从而在输出处产生杂散成分。数字噪声加上电荷泵的匹配不精确性，导致杂散水平高于大多数通信标准的容许水平。小数N分频器件只是在最近才对杂散性能进行了必要的改进，例如ADF4252，使设计人员得以考虑将其用于传统的整数-N分频市场。

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