小数N分频锁相环应用优缺点分析

　　使用ADIsimPLL™简化PLL设计

　　ADIsimPLL™软件是一个完整的PLL设计包，可从ADI公司网站下载。该软件具有用户友好的图形界面，并提供了完整而全面的指南供新手用户参考。

　　传统上，PLL频率合成器设计依靠发布的应用笔记来辅助设计PLL环路滤波器。因此，需要建立原型电路来确定锁定时间、相位噪声和基准杂散电平等重要性能参数。然后，在实验室内“调整”元件值并反复进行冗长测量来实现优化。

　　ADIsimPLL可以简化并改进传统的设计流程。设计人员首先从“全新PLL向导”开始构建PLL，方法是指定PLL的频率要求，选择整数N分频或小数N分频方案，然后从PLL芯片库(模型库或定制VCO)中选择并从多种拓扑结构选择环路滤波器。该程序可以设计环路滤波器并显示相位噪声、基准杂散、锁定时间以及锁定检测性能等关键参数。

　　ADIsimPLL其简单性和互动性如同使用电子表格。用户可以修改环路带宽、相位裕量、VCO灵敏度和元件值等全部设计参数，且仿真结果会实时更新。这使得用户可以轻松针对特定要求来优化设计。例如，通过改变带宽，用户可以实时观察权衡锁定时间和相位噪声，并具有基准测量精度。

　　ADIsimPLL包括精确的相位噪声模型，从而能可靠地预测频率合成器闭环相位噪声。用户报告仿真和测量之间具有出色的相关性。如果需要，设计人员可以直接在元件级别操作并观察改变个别元件值所产生的影响。

　　使用ADIsimPLL的基本设计流程归纳如下：

　　1. 选择基准频率、输出频率范围和通道间隔

　　2. 从列表中选择PLL芯片

　　3. 选择VCO

　　4. 选择环路滤波器配置

　　5. 选择环路滤波器带宽和相位裕量

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