2.4 时钟产生模块 
图4 双模前置分频器MC12013工作原理图 本采集系统的时钟是通过外部晶体振荡器或者时钟信号发生器产生，然后经过前置分频后加到FPGA的专用时钟引脚输入端，并使用FPGA中的全局时钟网络布线。我们采用双模前置分频器MC12013进行前置分频。MC12013是超高速双模前置分频器，双极型发射极耦合晶体管逻辑。模数比为10/11，由模式控制电平的高低决定分频比。MC12013是ECL集成电路，最高工作频率可达550MHz，并带有一个内部的ECL到TTL的转换电路。当变模控制端输出高电平“1”时，双模前置分频器按低模分频比M工作；当输出低电平“0”时，按高模分频比M+1工作。这里只使用除10分频功能，工作原理图如图4。 2.5 接口部分设计 本系统中使用了2种接口方式，即DB25并行接口和PCI总线接口。虽然2种接口的作用都是将经过模数转换模块采集后并存储到FPGA中的数据传输至PC机中，但是2者的工作过程却是不同的。 当使用DB25并行接口传输数据时，由于并行接口传输率的限制(EPP工作模式下只能达到1MBps左右)，因此当A/D转换器进行高速采样时(如AD6644工作在50MHZ下)，并行接大电流电感口没有能力在相同的时间里把ADC存放到一体成型电感FPGA中的数据完全读取出来。所以此时不能实现实时传输，只能让系统工作于存储转发的状态下，即当A电感器生产厂家DC中的采集数据将FPGA中RAM存储器写满时，停止数据采集工作，进而转向数据读取过程，待DB25将FPGA存储器中的数据完全传输至PC机之后，再重新启动ADC的数据采集过程，如此反复直到全部数据采集、存储并转发完毕。 当使用PCI总线接口传输数据时，由于PCI接口的传输率很高(本系统中使用33MHZ*32bit的传输模式)，因此即使当A/D转换器进行高速采样时，PCI接口仍然有能力在相同的时间内将ADC存放到FPGA中的数据读入到PC机中。所以此时可以在一定程度上实现实时数据采集和存储。 3 FPGA与PC端控制软件设计 Altera公司的FPGA产品与其它公司产品的最大区别是它采用连续式的互连结构，即采用同样长度的一些金属线实现逻辑单元间的互连。连续式互连结构消除了FPGA分段式互连结构在传输延时上的差异，在逻辑单元间提供快速、具有固定延时的通路。这种结构的优点是布线速度快且易于仿真，在实现复杂大型设计时，可以缩短开发周期。开发Altera公司的可编程逻扁平型电感辑器件有两种软件，QuartusII和MAX+PLUSII。本设计采用QuartusII开发软件，其提供了一种与结构无关的全集成化设计环境，使设计者能对Altera的各种产品系列方便地进行设计输入、快速处理和器件编程。QuartusII开发系统具有强大的处理能力和高度的灵活性。 在本系统中，FPGA起到的是一个控制桥梁和传输桥梁的作用，通过来自于PC主机的控制信号和传输信号，来有序的控制ADC色码电感器的采样，数据的存储和传输过程。而如何决定整个系统开始工作的时间，采用何种接口的传输模式，数据在PC机中的存储方式以及如何利用采集后的数据来显示原始波形，这些任务都是由安装在PC端的控制软件所完成的。 我们通过VB程序实现了这个控制软件。在Windows环境下，数据采集系统作为外部设备，我们将通过调用动态链接库(TVicHW32.DLL)来完成对其的读写操作。TVicHW32.DLL可以对内存、I/O端口、中断等进行直接控制和读写，这里我们使用其部分功能和函数。 本文作者创新点: 本文所设计的方案，就是将FPGA作为整个数据采集系统的控制核心和传输桥梁。一方面可以根据上位机的指令来完成对整个系统工作模式和状态的精确时序控制，另一方面可以通过FPGA中丰富的宏功能块资源和可嵌入的IP核资源来实现高速缓存和高速数据传输接口。
《开关电源原理与设计》第一章电子书 前言认识陶显芳先生是在2004年的首届珠三角IC设计联谊会上（当时还叫IC设计荔枝节），陶先生当时主持一个会场讨论，其犀利诙谐的言论吸引了所有与会者，也包括我这个对本土IC设计不甚了解的门外汉，从那以后，与陶先生结下友谊，对陶先生印象最深的是其古道热肠和渊博的知识，作为留学德国的高材生，陶先生在射频、电子系统设计方面积累深厚的经验，在我担任电子工程专辑网站主编期间，陶先生经常撰写技术文章，其文章点击率经常创下记录，2007年，他的《为什么 如何在比较器的一端加直流电流各位大佬 请问在比较器的一端加直流电流 应该怎么加呀 CF3719496F2F65DA581D031AC955C565.jpg(22.95 KB, 下载次数: 5)下载附件2020-5-18 11:5 dioo帝奥微DIO5661ST6 LED背光驱动供应dioo帝奥微电子全系列产品♦ Over Voltage Protectors● DIO1280 30V 30 mΩ 125ns+100V surge, default 6.8V CSP-12● DIO1280C 30V 30 mΩ 125ns+100V
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